プロセッサ

プロセッサ

次の表は、BIOS ポリシーまたはデフォルトの BIOS 設定を介して行うことができるプロセッサの BIOS 設定を示しています。

名前

説明

サポートされる属性

バージョン

プラットフォーム

値

依存関係
強力なCPUパフォーマンス 重複の削除

システムの起動中に CPU パフォーマンスを強化するとともに、CPU に応じて起動時間を長くします。

4.3(5a) 以降

 B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7、C225 M8、C245 M8、X215c M8

無効、自動

  • 無効：オプションは無効です。

  • 自動：オプションは自動モードです。

この設定は、デフォルト状態の無効のままにしておくことをお勧めします。

AVX512

256 ビット詳細ベクトル拡張（AVX）SIMD 命令の 512 ビット拡張。

4.3(4b) 以降

C225 M8、C245 M8、X215c M8

自動、無効、有効

パワー ダウンの有効化

DDR パワー ダウン モードを有効または無効化にします。

4.3(4b) 以降

C225 M8、C245 M8、X215c M8

自動、無効、有効

[電力プロファイル選択 F19h（Power Profile Selection F19h）]

プロファイル ポリシーでの DF P 状態の選択は、P 状態範囲、BIOS オプション、または APB_DIS BIOS オプションによってオーバーライドされます。

ここで F はプロセッサ ファミリを示し、M はモデルを示します。

（注）  

 

F19 トークンは、F1A ファミリ プロセッサを含むようにサポートを拡張しています。

4.3(4b) 以降

C245 M8、C225 M8、X215c M8

ハイ パフォーマンスモード、効率モード、最大 IO パフォーマンス モード、バランス メモリ パフォーマンス モード

[SEV-ES ASID スペース制限（SEV-ES ASID Space Limit）]

SEV-ES および SNP ゲストは、1 ～ 1007 の範囲の ASID を使用する必要があります。

4.3(4b) 以降

C245 M8、C225 M8、X215c M8

 1 ～ 1007（デフォルトは 1 ）

xGMI 強制リンク幅

 強制 xGMI リンク幅。

4.3(4b) 以降

C245 M8、C225 M8、X215c M8

自動、0、1、2

TSME

システム DIMM に保存されているすべてのデータのハードウェア メモリ暗号化を提供します。これは OS には認識されず、メモリ遅延がわずかに増加します。

4.3(4b) 以降

C125 M5、C225 M6、C245 M6、C225 M8、C245 M8、X215c M8

有効、無効、自動

4 リンク xGMI 最大速度

4 リンク トポロジで XGMI P 状態に使用される最大周波数を指定します。

4.3(4b) 以降

C245 M8、C225 M8、X215c M8

20 Gbps、25 Gbps、32 Gbps、 自動

[固定 SOC P ステート SP5 F19h（Fixed SOC P-State SP5 F19h）]

ACPI _PSDオブジェクトによって報告されるように、P 状態を強制的に独立/従属にします。APBDIS が有効になっている場合は、SOC P 状態が変更されます。

ここで、F はプロセッサ ファミリを表します。

（注）  

 

F19 トークンは、F1A ファミリプロセッサを含むようにサポートを拡張しています。

4.3(4b) 以降

C245 M8、C225 M8、X215c M8

0 ～ 2（デフォルトは 0）。

[DF Pstate 周波数オプティマイザ（DF PState Frequency Optimizer）]

DF P 状態 CCK の有効な周波数オプティマイザを有効または無効にします。

4.3(4b) 以降

C245 M8、C225 M8、X215c M8

自動、無効、有効

PRMRRサイズ

プロセッサ予約済みメモリ範囲レジスタ（PRMRR）は、システム DRAM の保護領域のサイズです。

4.3(2) 以降

B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効な構成、自動、128M、 256M、512M、1G、2G、 4G、8G、16G、32G、64G、128G、256G、512G

[隣接キャッシュ行のプリフェッチ（Adjacent Cache Line Prefetcher）]

プロセッサで必要な行のみを取得するのではなく、偶数または奇数のペアのキャッシュ行を取得するかどうか設定します。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

  • 無効：このオプションは無効です。

  • 有効：このオプションは有効です。

この値を指定するには、[CPU パフォーマンス（CPU Performance）] を [カスタム（Custom）] に設定する必要があります。[Custom] 以外の値の場合は、このオプションよりも、選択された CPU パフォーマンス プロファイルの設定が優先されます。

[自律コア C 状態（Autonomous Core C state）]

HALT 命令を MWAIT 命令に変換する CPU 自律 C-state を有効にします。

4.0(2) 以降

add m5、B200 M6、C220 M6、C240 M6、M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

[ブート パフォーマンス モード（Boot Performance Mode）]

オペレーティング システムのハンドオフ前に設定される BIOS パフォーマンス状態を選択できます。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

バーストリフレッシュおよび遅延リフレッシュ

メモリがアクティブで、指定されたウィンドウ内でリフレッシュを実行するときに、メモリ コントローラがリフレッシュ サイクルを延期できるようにします。遅延リフレッシュ サイクルは、複数のリフレッシュ サイクルのバーストで実行される場合があります。

4.0(2) 以降

add m6 amd、C225 M8、C245 M8、X215c M8

無効、有効

Rowhammer スタイルの攻撃を軽減するために、この設定は [無効（7xx3）] のデフォルト状態のままにすることを推奨します。

APBDIS

SMU の APBDIS（アルゴリズム パフォーマンス ブースト （APB）無効化）値を選択できます。

4.0(2) 以降

add m6、C225 M8、C245 M8、X215C M8

自動、0、1

  • 自動：SMU の自動 ApbDis を設定します。これがデフォルトのオプションです。

  • 0：SMU への ApbDis をクリアします。

  • 1：SMU への ApbDis をセットします。

DFX OSB

Opportunistic Snoop Broadcast（OSB）機能を制御します。OSB は、負荷の軽いリングまたは Intel UPI リンク状態でスヌープをブロードキャストするために CHA によって使用されます。これは、ディレクトリ ルックアップによる遅延を減らすために使用されます。

4.3(4a) 以降

X410c M7、X210c M7

自動、無効、有効

ダウンコア制御 F19 MA0h-AFh

1 つ以上のコアの動作を停止する機能を提供します。シリコン回路でサポートされています。オペレーティング システムの制限、またはシステムの電力削減要件により、コア数を減らすことが望ましい場合があります。この項目により、実行中のコアの数を制御できます。この設定では、プロセッサで使用可能なコアの数を減らすことしかできません。

（注）  

 

これは、ファミリ 19h およびモデル A0h ～ AFh の AMD プロセッサにのみ適用されます。ここで、F はプロセッサファミリを示し、M はモデルを示します。

4.0(2) 以降

C225 M8、C245 M8、X215c M8

自動、ワン（1+0）、ツー（2+0）、スリー（3+0）、フォー（4+0）、ファイブ（5+0）、シックス（6+0）、セブン（7+0） 、エイト（8 + 0）、ナイン（9 + 0）、テン（10 + 0）、イレブン（11 + 0）、トウェルブ（12 + 0）、サーティーン（13 + 0）フォーティーン（14 + 0）、フィフティーン（15 + 0）

  • 自動：有効化する必要のあるコアの数を CPU で判断します。これがデフォルトのオプションです。

  • ワン（1+0）：1 つの CPU コンプレックスで 1 つのコアを有効にします。

  • ツー（2+0）：1 つの CPU コンプレックスで 2 つのコアを有効にします。

  • スリー（3+0）：1 つの CPU コンプレックスで 3 つのコアを有効にします。

  • フォア（4+0）：1 つの CPU コンプレックスで 4 つのコアを有効にします。

  • ファイブ（5+0）：1 つの CPU コンプレックスで 5 つのコアを有効にします。

  • シックス（6+0）：1 つの CPU コンプレックスで 6 つのコアを有効にします。

  • セブン（7+0）：1 つの CPU コンプレックスで 7 つのコアを有効にします。

  • エイト（8+0）：1 つの CPU コンプレックスで 8 つのコアを有効にします。

  • ナイン（9+0）：1 つの CPU コンプレックスで 9 つのコアを有効にします。

  • テン（10 + 0）：1 つの CPU コンプレックスで 10 のコアを有効にします。

  • イレブン（11 + 0）：1 つの CPU コンプレックスで 11 のコアを有効にします。

  • トウェルブ（12+0）：1 つの CPU コンプレックスで 12 のコアを有効にします。

  • サーティーン（13 + 0）：1 つの CPU コンプレックスで 13 のコアを有効にします。

  • フォーティーン（14+0）1 つの CPU コンプレックスで 14 のコアを有効にします。

  • フィフティーン（15 + 0）：1 つの CPU コンプレックスで 14 のコアを有効にします。

このトークンは、7xx2 および 7xx3 モデルのプロセッサを搭載したサーバーにのみ適用されます。

CPU ダウンコア制御 F19 M10h-1Fh

1 つ以上のコアの動作を停止する機能を提供します。シリコン回路でサポートされています。オペレーティング システムの制限、またはシステムの電力削減要件により、コア数を減らすことが望ましい場合があります。この項目により、実行中のコアの数を制御できます。この設定では、プロセッサで使用可能なコアの数を減らすことしかできません。

（注）  

 

これは、ファミリ 19h およびモデル 10h ～ 1Fh の AMD プロセッサにのみ適用されます。ここで、F はプロセッサ ファミリを示し、M はモデルを示します。

（注）  

 

F19 トークンは、F1A ファミリプロセッサを含むようにサポートを拡張しています。

4.3(4b) 以降

C245 M8、 C225 M8、X215 M8

自動、ワン（1+0）、ツー（2+0）、スリー（3+0）、フォー（4+0）、ファイブ（5+0）、シックス（6+0）、セブン（7+0） 、エイト（8 + 0）、ナイン（9 + 0）、テン（10 + 0）、イレブン（11 + 0）、トウェルブ（12 + 0）、サーティーン（13 + 0）フォーティーン（14 + 0）、フィフティーン（15 + 0）

ストリーミングストア制御

ストリーミング ストア機能を有効にします。

4.0(2) 以降

C225 M6、C245 M6、C245 M8、C225 M8, X215 M8

自動、無効、有効

固定されたSOC P-State

このオプションは、APBDIS（アルゴリズム パフォーマンス ブースト （APB）無効化） が設定されている場合のターゲット P ステートを定義します。P-xは、取り付けられているプロセッサの有効な P ステートを指定します。

4.0(2) 以降

C225 M6、C245 M6、C245 M8、C225 M8, X215 M8

自動、P0、P1、P2、P3

  • 自動：プロセッサに適した有効な P 状態を設定します。これがデフォルトのオプションです。

  • P0 ～ P3：最高の SOC P 状態から最低の SOC P 状態。

DF C-State

システムで長時間のアイドル状態が予想される場合、この制御により、システムは、システムをさらに低電力状態に設定できる DF C 状態に移行できます。

4.0(2) 以降

C225 M6、C245 M6、C245 M8、C225 M8、X215c M8

自動、無効、有効

CCD制御

システムで有効にしたい電荷結合デバイス CCD の数を指定できます。

4.0(2) 以降

C225 M6、C245 M6、C245 M8、C225 M8、X215c M8

自動、2 CCD、4 CCD、6 CCD、8 CCD、10 CCD、12 CCD および 14 CCD

CPU ダウンコア制御 7xx3チェック m5 および m6 および更新

1 つ以上のコアの動作を停止する機能を提供します。シリコン回路でサポートされています。オペレーティング システムの制限、またはシステムの電力削減要件により、コア数を減らすことが望ましい場合があります。この項目により、実行中のコアの数を制御できます。この設定では、プロセッサで使用可能なコアの数を減らすことしかできません。

4.0(2) 以降

C225 M6, C245 M6

自動、ワン（1+0）、ツー（2+0）、スリー（3+0）、フォー（4+0）、ファイブ（5+0）、シックス（6+0）、セブン（7+0）

[ダウンコア制御（Downcore control）]

1 つ以上のコアの動作を停止する機能を提供します。シリコン回路でサポートされています。オペレーティング システムの制限、またはシステムの電力削減要件により、コア数を減らすことが望ましい場合があります。この項目により、実行中のコアの数を制御できます。この設定では、プロセッサで使用可能なコアの数を減らすことしかできません。

4.0(2) 以降

C125 M5

Auto、TWO (1 + 1)、TWO (2 + 0)、THREE (3 + 0)、FOUR (2 + 2)、SIX (3 + 3)

[CPU SMT モード（CPU SMT Mode）]

同時マルチスレッド化（SMT）は、複数の命令ストリーム（スレッド）を同じ物理プロセッサー上で同時に実行できるようにするプロセッサ テクノロジーであり、全体的なスループットを向上させます。

4.2(1) 以降

C125 M5、C225 M6、C245 M6、C245 M8、C225 M8、X215c M8

無効、有効
NUMAドメインとしてのACPI SRAT L3キャッシュ

各 Cisco 互換性拡張機能がそのオン ドメインにあると宣言されている物理ドメインの上に仮想ドメインのレイヤーを作成します。

4.2(1) 以降

C225 M6、C245 M6、C245 M8、C225 M8、X215c M8

自動、無効、有効

Cisco xGMIの最大速度

このオプションは、18 Gbps XGMI リンク速度を有効にします。

4.0(2)

C225 M6, C245 M6

無効、有効

[プロセッサ CMCI（Processor CMCI）]

CPU が corrected machine check events で割り込みをトリガーできるようにします。corrected machine check interrupt（CMCI）により、従来のポーリング タイマーよりも反応速度を向上できます。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5、S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、X210c M7、C220 M6、C240 M7、X210c M7、X410c M7

無効、有効

設定可能なTDPレベル

Thermal Design Power（TDP）のカスタマイズされた値を設定できます。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

通常、レベル 1、レベル 2

Core Multi Processing

パッケージ内の CPU ごとの論理プロセッサ コアの状態を設定します。値として [すべて（All）] を選択すると、Intel ハイパースレッディング テクノロジーも有効になります。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

すべて、1 ～ 64

  • [All]：すべての論理プロセッサ コアの多重処理を有効にします。

  • 1 ～64：サーバーで実行可能な CPU あたりの論理プロセッサ コアの数を指定します。多重処理を無効にして、サーバで実行される CPU あたりの論理プロセッサ コアを 1 個のみにするには、[1] を選択します。

オペレーティング システムがこの機能をサポートするかどうかについては、オペレーティング システムのベンダーに問い合わせることを推奨します。
[エネルギー パフォーマンス（Energy Performance）]

システム パフォーマンスまたはエネルギー効率がこのサーバで重要かどうかを決定できるようにします。

4.0(2) 以降

B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

パフォーマンス、バランスの取れたパフォーマンス、バランスの取れたエネルギー、エネルギー効率

電源テクノロジー をカスタムに設定する必要があります。そのようにしない場合、このパラメータの設定は無視されます。

[CPU パフォーマンス プロファイル（CPU Performance）]

サーバー設定を自動的に調整することによる CPU パフォーマンス。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5、S3260 M5、B200 M6、C220 M6、C240 M6

無効、有効

EDC 制御スロットル

特定のアグレッシブなワークロードに対する EDC シャットダウン応答を回避するために使用率の追跡を強化する EDC シャットダウン保護 を有効または無効にします。

4.3(4a) 以降

 C245 M6、C225 M6

自動、無効、有効

DLWM サポート

この値は、ダイナミック リンク幅管理（DLWM）機能を制御します。

プラットフォームが 8 レーンまたは 16 レーンの xGMI 動作をサポートできる場合、動的調整機能によって電力を節約できます。

4.3(4a) 以降

 C245 M6、C225 M6

自動、無効、有効

[エネルギー効率ターボ（Energy Efficient Turbo）]

エネルギー効率の高いターボが有効になっている場合、CPU の最適なターボ周波数は、CPU 使用率に基づいてダイナミックになります。パワー/パフォーマンスのバイアス設定も、エネルギー効率の高いターボに影響します。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

[拡張 Intel Speedstep テクノロジー（Enhanced Intel Speedstep\（R\) Technology）]

プロセッサで拡張版 Intel SpeedStep テクノロジーを使用するかどうか設定します。このテクノロジーでは、プロセッサの電圧やコア周波数をシステムが動的に調整できます。このテクノロジーにより、平均電力消費量と平均熱発生量が減少する可能性があります。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

プロセッサEPPの有効化

システム パフォーマンスまたはエネルギー効率がこのサーバで重要かどうかを決定できるようにします。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5、S3260 M5

無効、有効

[EPP プロファイル（EPP Profile）]

システム パフォーマンスまたはエネルギー効率がこのサーバで重要かどうかを決定できるようにします。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5、S3260 M5、C220 M6、C240 M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

Execute Disable Bit

サーバーのメモリ領域を分類し、アプリケーション コードを実行可能な場所を指定します。この分類の結果、悪意のあるワームがバッファにコードを挿入しようとした場合、プロセッサでコードの実行を無効化します。この設定は、損害、ワームの増殖、および特定クラスの悪意のあるバッファ オーバーフロー攻撃を防止するのに役立ちます。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5、S3260 M5

無効、有効

IOAT 構成

IOAT（Intel® I/O Acceleration Technology）アクセラレータで CPM（コンテンツ処理モジュール）を有効または無効にします。

4.3(3c) 以降

C220 M7、C240 M7、X210 M7、X410 M7

無効、有効
ローカル APIC モード*

使用する APIC モードを選択します。

4.3(4a) 以降

C245 M6、C225 M6、C225 M8、C245 M8、X215c M8

 互換性、XAPIC、X2APIC、 自動
[ローカル X2 Apic（Local X2 Apic）]

Advanced Processor Interrupt コントローラ （APIC）アーキテクチャのタイプを設定できます。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効、X2APIC、XAPIC

[ハードウェア プリフェッチ（Hardware Prefetcher）]

プロセッサで、Intel ハードウェア プリフェッチャが必要に応じてデータおよび命令ストリームをメモリから取得し、統合 2 次キャッシュに入れることを許可するかどうか設定します。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

[CPU ハードウェア パワー管理（CPU Hardware Power Management）]

プロセッサの Hardware Power Management（HWPM）を有効にします。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、HWPM ネイティブ モード、HWPM OOB モード

[IMC インターリーブ（IMC Interleaving）]

この BIOS オプションは、Integrated Memory Controller（IMC）間のインターリーブを制御します。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5、S3260 M5

自動、1 方向インターリーブ、2 方向インターリーブ

Intel Dynamic Speed Select

Intel ダイナミック速度選択モードでは、ユーザーは自動モードで異なる速度とコアを使用して CPU を動作させることができます。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

[インテル ハイパースレッディング テクノロジー（Intel HyperThreading Tech）]

プロセッサでインテル ハイパースレッディング テクノロジーを使用するかどうか設定します。このテクノロジーでは、マルチスレッド ソフトウェア アプリケーションのスレッドを各プロセッサ内で並列に実行できます。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

[インテル ターボ ブースト テクノロジー（Intel Turbo Boost Tech）]

プロセッサでインテル ターボ ブースト テクノロジーを使用するかどうか設定します。このテクノロジーでは、仕様よりも低い電力、温度、または電圧でプロセッサが動作していると、自動的にそのプロセッサの周波数が上がります。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

Intel(R) VT

Intel Virtualization Technology for Directed I/O（VT-R）をプロセッサで使用するかどうか設定します。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

[DCU IP プリフェッチ（DCU IP Prefetcher）]

プロセッサで DCU IP プリフェッチ メカニズムを使用して履歴キャッシュ アクセス パターンを分析し、L1 キャッシュ内で最も関連性の高い行をプリロードします。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

[KTI プリフェッチ（XPT Prefetch）]

KTI プリフェッチは、DDR バス上でメモリ読み込みが早期に開始されるようにするメカニズムです。

4.0(2) 以降

B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7 サーバー

無効、有効

LLC プリフェッチ（LLC Prefetch）

プロセッサが LLC プリフェッチ メカニズムを使用してデータを LLC にフェッチするかどうか設定します。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

[パッケージ C State リミット（Package C State Limit）]

アイドル時にサーバ コンポーネントが使用できる電力量を設定します。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

制限なし、自動、C0 C1 状態、C2、C6 非保持、C6 保持

パッケージ C の状態制限を変更する場合は、電源テクノロジーがカスタムに設定されていることを確認します。

[パトロール スクラブ（Patrol Scrub）]

フル メモリ スキャンの間隔を設定します。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

  • 有効：システムは定期的にメモリを読み書きして ECC エラーを探します。エラーが見つかると、システムは修復を試みます。このオプションにより、単一ビット エラーは複数ビット エラーになる前に修正される場合がありますが、パトロール スクラブの実行時にパフォーマンスが低下する場合もあります。

  • 無効：CPU がメモリ アドレスの読み取りまたは書き込みを行うときのみ、システムはメモリの ECC エラーをチェックします。

間隔が短いほど、スクラブにより多くのメモリ帯域幅が使用されます。
[プロセッサ C1E（Processor C1E）]

C1 に入ってプロセッサが最低周波数に遷移できるようにします。この設定は、サーバをリブートするまで有効になりません。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

[プロセッサ C6 レポート（Processor C3 Report）]

プロセッサからオペレーティング システムに C6 レポートを送信するかどうか。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

[PCIe 10 ビット タグ サポート（PCIe Ten Bit Tag Support）]

サポートされているデバイスの PCIe 10 ビット タグを有効にします。

4.3(4a) 以降

 C225 M6、C245 M6、C225 M8、C245 M8、X215c M8

自動、無効、有効

P STATE Coordination

（注）  

 

UCSM では EIST PSD 関数とも呼ばれます。

BIOS がオペレーティング システムに P-state サポート モデルを伝達する方法を定義できます。Advanced Configuration and Power Interface（ACPI）仕様では、次の 3 つのモデルが定義されています。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

SW All、HW All、SW Any

電源テクノロジー をカスタムに設定する必要があります。そのようにしない場合、このパラメータの設定は無視されます。

[電力パフォーマンス調整（Power Performance Tuning）]

BIOS または OS によってエネルギー パフォーマンスのバイアス調整をオンにできるかどうかを指定します。オプションは、BIOS とオペレーティング システムです。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

BIOS、OS、PECI

UPI Link Frequency Select

実行中の異なる UPI リンク周波数を選択できます。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

自動、9.6GT/S、10.4GT/S、11.2GT/S、12.8GT/s、14.4GT/s、16.0GT/s、20.0GT/s

[SMT モード（SMT Mode）]

プロセッサで AMD 同時マルチスレッディング（Simultaneous MultiThreading）テクノロジーを使用するかどうかを指定します。このテクノロジーでは、マルチスレッド ソフトウェア アプリケーションのスレッドを各プロセッサ内で並列に実行できます。

4.0(2) 以降

C125 M5、C225 M6、C245 M6、C225 M8、C245 M8、X215c M8

無効、有効、自動

[サブ NUMA クラスタリング（Sub Numa Clustering）]

CPU がサブ NUMA クラスタリングをサポートするかどうか設定します。そのクラスタリングでは、タグ ディレクトリとメモリ チャネルは常に同じ領域になります。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効、SNC2、SNC4

[DCU ストリーマ プリフェッチ（DCU Streamer Prefetch）]

プロセッサで DCU IP プリフェッチ メカニズムを使用して履歴キャッシュ アクセス パターンを分析し、L1 キャッシュ内で最も関連性の高い行をプリロードします。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

[SVM モード（SMT Mode）]

プロセッサが AMD セキュア仮想マシン テクノロジを使用するかどうか設定します。

4.0(2) 以降

4.0(4)、4.1(1)、4.1(3)、4.2(1)、4.3(4b)、4.3(5a)

C215 M5、C225 M6、C245 M6、C225 M8、C245 M8、X215c M8

無効、有効
非コア周波数スケーリング

プロセッサの非コア部分の周波数のスケーリングを構成できます。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効
[ワークロード設定（Workload Configuration）]

この機能を使用すると、ワークロードを最適化できます。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

平衡化、I/O 重視、NUMA、UMA

[XPT プリフェッチ（XPT Prefetch）]

XPT プリフェッチを使用して、最後のレベルのキャッシュに読み取り要求を送信できるようにして、その要求のコピーをメモリ コントローラのプリフェッチャに発行するかどうか設定します。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、B200 M6、C220 M6、C240 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

X2APICオプトアウト フラグ

オペレーティング システムが x2APIC で動作していないときに、OS が拡張 xAPIC（x2APIC）モードを有効にしないようにします。

4.2(3) 以降

C220 M6、C240 M6、B200 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

無効、有効

[インテル Speed Select（Intel Speed Select）]

異なる周波数で動作するように異なるコアを調整して、電力効率を向上させることができます。

値 Config 1 および Config 2 は、Cisco UCS M6 および M7 サーバではサポートされません。

Cisco UCS M6 および Cisco UCS M7 サーバの場合、Config 3 および Config 4（第 4 世代 Intel Xeon Scalable プロセッサおよび第 5 世代 Intel Xeon Scalable プロセッサ）の値は、 Config 1 および Config 2 の値 （第 3 世代 Intel Xeon スケーラブル プロセッサ）と同等です。

4.0(2) 以降

B200 M5、B480 M5、C220 M5、C240 M5、C480 M5, S3260 M5、C220 M6、C240 M6、B200 M6、X210c M6、C220 M7、C240 M7、X210c M7、X410c M7

自動、ベース、構成 1、構成 2、構成 3、構成 4

[メモリ クロック速度 7xx3（Memory Clock Speed 7xx3）]（AMD 3rd Gen CPU） ドロップダウン リスト

メモリ クロックをプラットフォームの最大制限からさらに減らすことができます。

4.3(4a) 以降

C245 M6、C225 M6

自動、800 MHz、933 MHz、1067 MHz、1200 MHz、1333 MHz、1467MHz、1600 MHz、1633 MHz、1667MHz、1700 MHz、1733 MHz、1767 MHz、1800 MHz、400 MHz

[メモリ クロック速度 7xx2（Memory Clock Speed 7xx2）]（AMD 3rd Gen CPU）

メモリ クロックをプラットフォームの最大制限からさらに減らすことができます。

4.3(4a) 以降

C245 M6、C225 M6

自動、667 MHz、800 MHz、933 MHz、1067 MHz、1200 MHz、1333 MHz、1467 MHz、1600 MHz

[xGMI リンク構成（xGMI Link Configuration）] マルチソケット システムで使用される xGMI2 リンクの数を構成します。

4.3(4a) 以降

C245 M6、C225 M6

自動、2 xGMI リンク、3 xGMI リンク、4 xGMI リンク

[優先 IO 7xx3（Preferred IO 7xx3）](AMD 3rd Gen CPU)]

パフォーマンスの向上として、優先バスの機能を有効にします。

4.3(4a) 以降

C245 M6、C225 M6

自動、バス

優先 IO 7xx2 (AMD 2nd Gen CPU)

パフォーマンスの向上として、優先バスの機能を有効にします。

4.3(4a) 以降

C245 M6、C225 M6

自動、手動

Core Watchdog Timer Enable remove it

CPU ウォッチドッグ タイマーを有効または無効にします。

4.3(4a) 以降

C245 M6、C225 M6

自動、無効、有効


（注）  

ローカル APIC モード BIOS トークンの場合、互換性の値は AMD EPYC 7XX2 シリーズではサポートされていません。