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Cisco Nexus SmartNIC - Cisco Nexus SmartNIC+ V5P データシート

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Updated: 2020 年 10 月 2 日

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高密度ネットワーク アプリケーション カード

Cisco Nexus® SmartNIC+ V5P FPGA ベースのネットワーク アプリケーション カードです。低遅延/高密度が求められるデータセンター アプリケーション向けに最適化されています。

このカードは強力な 16nm Xilinx Virtex UltraScale PlusVU5PFPGA をベースに構築され、最大 130 万個のロジックセルを備えています。それらが、プロダクションレディーのコンパクトなハーフハイト/ハーフレングスの PCIe 8x フォームファクタにパッケージングされています。

大容量、低遅延のメモリ

複雑なメモリ集約型アプリケーション向けの広範なメモリ階層。

Xilinx VU5P FPGA では、低遅延アクセスを実現するために 36MB のブロック RAM 133MB UltraRAM がチップに搭載されています。Cisco Nexus SmartNIC+ V5P には、28MB QDR IV SRAMCisco Nexus QDR コントローラ IP1 を使用して 30ns のアクセス遅延を実現)と、高スループットアクセス用の 9GB DDR4 DRAM も追加されています。DRAM は、72 ビット幅のバスを介してアクセスできるため、最大のパフォーマンスが得られます。

広帯域接続

デュアル QSFP28 ポートは、最大 200Gbps の全二重接続が可能です。

デュアル QSFP28 ケージは、高速 40GbE X 2 または 100GbE X 2 の接続ポートを備えています。QSFP/QSFP28 ブレークアウトケーブルを使用すると、10GbE/25GbE X 8 まで接続を拡張できます。この高密度接続により、さまざまな高性能/直接接続ネットワーク アプリケーションを実行でき、これまで必要だったスイッチングや多重化が不要になります。

多様な IP ライブラリ

シスコは、低遅延で高性能な FPGA IP コアのスペシャリストです。

業界をリードするシスコの製品で使用されているものと同じ、以下のような高速/低遅延の IP ブロックを提供します。

      超低遅延パフォーマンスの 10GbE PCS/MAC

      低遅延、高スループットの PCIeGen 3DMA エンジン

      I2C を含む、タイミング、シグナリング、レジスタインターフェイス

      パケット フィールド エクストラクタおよびフレームマルチプレクサ(ソースコード付き)

      非同期 FIFO および CDC モジュール(ソースコード付き)

設計作業を迅速に開始して完了できるように、いくつかの設計サンプルも用意されています。

統合ソフトウェアライブラリ

標準の Linux ドライバ、トランスペアレント TCP/UDP アクセラレーション、ローレベルパケットアクセス。

すべての SmartNIC と同様に、Cisco Nexus SmartNIC+ V5P も高性能ネットワークアダプタとしてすぐに利用できます。ソケット アプリケーション アクセラレーション システムや libSmartNIC ダイレクト ユーザスペース アクセス API を含む、SmartNIC ソフトウェアライブラリをすべて利用可能です。LibSmartNIC を利用すれば、低遅延パケット送受信、FPGA ステータスの管理(レジスタインターフェイスでアクセス)、ハードウェア/ソフトウェア ハイブリッド アプリケーション向けの低遅延 TCP/UDP 送信操作のデリゲートに簡単に対応できます。また、Cisco Nexus SmartNIC+ V5P は、高速で簡単なファームウェアアップデート(再起動不要)や重要な統計情報のモニタリング(温度、電圧、光源レベル、ファンなど)もサポートしています。

Nexus SmartNIC+ V5P

図 1.                     

Cisco Nexus SmartNIC+ V5P

ハードウェア

16nm Xilinx Virtex UltraScale+ FPGA

      XCVU5P-2A2104

      システムロジックセル X 130 万、CLB X 120

      合計 36MB のブロック RAM

      133MB UltraRAM

      32.75Gb/s トランシーバ X 16QSFP 8 個、PCIe 8 個接続)

QDR IV SRAM

      144M ビット

      デュアル 36 ビットインターフェイス、最大 1066MHz

      Cisco IP を使用した 30ns での読み取り

DDR4 DRAM

      9GB

      72 ビットインターフェイス、最大 2666MHz

発振器:

      161MHz 水晶

      10MHz 温度補償水晶

      10MHz 750Hz プログラマブル(I2C)水晶

入出力:

      MCX コネクタ経由の PPS 入出力、3.3V CMOS、選択可能な 50 オーム終端

      1.8V CMOS GPIO X 8(ヘッダー経由)

      2 色ポート LED X 2

      12V 外部電源(GPU アダプタ。25W を超える設計向け)

プログラミング/デバッグ:

      ソフトウェアベースの PCIe フラッシュ プログラミング ユーティリティ

      前面パネルの USB から JTAG ポートに簡単にアクセス可能

      オンボード JTAG ヘッダー(自動選択)

      1G ビットオンボードフラッシュ(フルイメージ X 2 のスペース)

パフォーマンス

PCS/MACTX + RX2

      6.2ns(最小)、10 Gbps

      1Gbps/100Mbps もサポート

SERDES/PCS/MAC/CDCTX + RX):

      パケットトリガー、34ns(最小)2

      フルループバック、50ns(最小)

ソフトウェア遅延(raw フレーム、½RTT1

      60 バイト:780ns

      300 バイト:999ns

全般

フォームファクタ:

      コンパクトな PCI Express カード

      168 X 69mm6.6 X 2.7 インチ)

ホストインターフェイス:3

      PCIe x8 Gen 3(レーンあたり 8.0 GT/s

データレート:4

      100GbE50GbE40GbE25GbE10GbE1GbE100M ファストイーサネット

対応メディア:4

      光ファイバ(100GBASE-SR4100GBASE-LR440GBASE-SR440GBASE-LR4)、QSFP/28 直接接続ブレークアウト

オペレーティングシステム:

      Linux x86_64(全ディストリビューション)

      Windows

注釈:

1. 中間結果のみ。最終結果確認予定。
2. 最初のデータワード(dst MAC など)に基づいてパケットをトリガーする PMA + PCS + MAC + CDC RX + TX 時間。
3. PCIe Gen 4 の機能は、ファームウェア アップグレードによりまもなくリリースされる予定。
4. ファームウェア アップグレードで 25GbE 機能を利用可能。40/50/100GbE ではユーザ提供の MAC が必要。

シスコの環境維持への取り組み

シスコの企業の社会的責任CSR)レポートの「環境の持続性」セクションでは、製品、ソリューション、運用・拡張運用、サプライチェーンに対する、シスコの環境持続性ポリシーとイニシアチブを掲載しています。

次の表に、環境の持続可能性に関する主要なトピック(CSR レポートの「環境の持続性」セクションに記載)への参照リンクを示します。

持続可能性に関するトピック

参考資料

製品の材料に関する法律および規制に関する情報

材料

製品、バッテリ、パッケージを含む電子廃棄物法規制に関する情報

WEEE 適合性

シスコでは、パッケージデータを情報共有目的でのみ提供しています。これらの情報は最新の法規制を反映していない可能性があります。シスコは、情報が完全、正確、または最新のものであることを表明、保証、または確約しません。これらの情報は予告なしに変更されることがあります。

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